Lehre

Typ	Tag	Zeit	Raum	Beginn	Dozent	CPs	Lv. Nr.
V2	Mi	09:50 - 11:30	S2\|02 C205	14.4.2010	Wolfgang Heenes	3,0	20.0012
Ü1	Mi	08:55 - 09:40	S2\|02 C205	21.4.2010	Wolfgang Heenes	1,5	20.0012

Aktuelles

Inhalt

Fundamentale Hardware-Strukturen und ihre Modellierung
Hardware-Beschreibungssprache Verilog HDL
Technik und Technologien von FPGAs
Simulation, Verifikation und Synthese
Kombination von Berechnungsmodellen in einer Anwendung
Modellierung endlicher Automaten, zeitbehaftete Abläufe
Hierarchische Automaten, Statecharts
Algorithmen zur Logikminimierung
Abstraktere Beschreibungsformen
Anwendungsgebiete für FPGAs - Ausblick

siehe auch Modulhandbuch

Vorlesung

Datum	Inhalt	Folien	Errata/Bemerkungen
14.04.2010	Einführung	PDF
21.04.2010	Hardwarebeschreibungssprachen, FPGAs, Synthese	PDF	Ergänzung zu Folie 43, 44
28.04.2010	Verilog HDL, Simulation und Synthese, Schaltwerke	PDF
05.05.2010	Simulation, HDL-Synthese I	PDF
12.05.2010	HDL-Synthese II, Logik, Latch, FF	PDF
19.05.2010	Simulation, Verifikation, Synthese	PDF
26.05.2010	Entwurfsbeispiel: Softcore-µP	PDF
02.06.2010	Speicher, Anwendungen FPGAs	PDF
09.06.2010	Entwurfsmethodik	PDF
16.06.2010	Logikminimierung	PDF	Ergänzung Beispiel Quine-McCluskey
23.06.2010	Statecharts I	PDF
30.06.2010	Statecharts II	PDF
07.07.2010	SystemC, Anwendungen FPGAs	PDF
14.07.2010	Ausblick, Vorträge	-

Übung

Datum	Aufgabenblatt	Material	Lösungsvorschlag	Errata/Bemerkungen
21.04.2010	1. Übung	ASICs	1. Lösung
28.04.2010	2. Übung	Xilinx_ISE_Video	2. Lösung
05.05.2010	3. Übung	Verilog Übersicht	3. Lösung
12.05.2010	4. Übung		4. Lösung
19.05.2010	5. Übung		5. Lösung
26.05.2010	6. Übung		6. Lösung
02.06.2010	7. Übung	Hilfsblatt	7. Lösung
09.06.2010	8. Übung	alu.v	8. Lösung
16.06.2010	9. Übung		9. Lösung	FSM Aufg. 1 korrigiert
23.06.2010	10. Übung	s. Espresso	10. Lösung	Zusatzübung
30.06.2010	11. Übung		11. Lösung
07.07.2010	12. Übung		12. Lösung

Eingeladene Vorträge

Alexander Juling, DART Racing, Vortragsfolien (PDF), Webseite
Sascha Mühlbach, Vortragsfolien (PDF), Webseite
Andreas Engel, Vortragsfolien (PDF), Webseite

Prüfungsklausur

Semestralklausur aus 2008

WKP Modellprozessor

Das Hilfsblatt zum Prozessor befindet sich hier.

Ein Video (aus dem Virtual FPGA Lab), welches die Ausführung des Beispielprogramms zeigt, ist hier zu finden.

Beispielprogramm als MIF-Datei - Beispielprogramm als .coe-Datei

Bit-File (prozessor.bit) des Prozessors, UCF-File (prozessor.ucf) des Prozessors

Assembler und Simulator für Windows (ZIP), Dokumentation

Sourcecodes Assembler und Simulator (ZIP)

Projekt - DCF77 Funkuhr

Im Rahmen der Vorlesungen und Übungen CMS soll der Entwurf und die Realisierung einer DCF77-Funkuhr erarbeitet werden. Dieses Projekt kann bei erfolgreichem Abschluß als Bonus (bis zu einer Notenstufe) in die Prüfungsklausur eingebracht werden. Nebenstehendes Bild zeigt einen Ausschnitt des DCF77-Signals.

Informationen zur Funktionsweise sind bei der Physikalisch-Technischen Bundesanstalt zu finden. Der Standort des Senders befindet sich in Mainflingen.

Zur Durchführung des Projekts stehen nebem dem Virtual FPGA Lab auch Laborarbeitsplätze im Mikrocomputer-Labor des Fachbereichs (A202) zur Verfügung.

Aufgabenstellung (PDF), Vorlage LaTeX (ZIP), Dokumentation FPGA (PDF)

Beispiel (Spartan 3E am Virtual FPGA Lab): Video

Espresso

Tutorial für Espresso: Skibo

Espresso: Windows (Exe), Quellen

Eingabedateien: table.zip

Batch-Datei (für Windows): run - erweiterte Batch-Datei (für Windows): run_ext

Paper zu Logikminimierung: Multiple-Valued Logic Minimization for PLA Synthesis

Virtual FPGA Lab

Das Virtual FPGA Lab ermöglicht den Funktionstest eigener Projekte auf einem FPGA (Spartan 3E). Verschiedene Ausgabeelemente (LED, LCD) werden von einer WebCam aufgenommen und stehen dem Benutzer als Video zur Verfügung.

Virtual FPGA Lab (jott) (abgeschaltet) - Beispiel: Zähler - Funkuhr

Sprechstunden

Sprechstunden in der vorlesungsfreien Zeit

Datum	Uhrzeit	Raum
-	-	-

Forum

Zur Vorlesung gibt es ein Forum. Dort werden aktuelle Hinweise bekannt gegeben und können inhaltliche Fragen diskutiert werden.

Literatur

Angermann, Anne; Beuschel, Michael; Rau, Martin; Wohlfarth, Ulrich: MATLAB - Simulink - Stateflow. Oldenbourg Verlag, 2007. Internetseite zum Buch.
Ciletti, Michael D.: Advanced Digital Design with the Verilog HDL. Prentice Hall, 2003.
Ciletti, Michael D.: Starter´s Guide to Verilog 2001. Prentice Hall, 2004.
Harel, David: Statecharts: A Visual Formalism for Complex Systems. In: Science of Computer Programming. PDF
Katz, Randy H.: Contemporary Logic Design. Addison-Wesley Longman, 1994.
Kesel, Frank; Bartholomä, Ruben: Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs. Oldenbourg Verlag, 2009.
Parhami, Behrooz: Computer Arithmetic - Algorithms and Hardware Design. Oxford University Press, 1999.